Opis predmeta
Logični signali in vrata (tehnološke izvedbe in karakteristike),
Logične funkcije (načini poenostavljanja in realizacija)
Analiza in struktura odločitvenih vezij (kodirnik, dekodirnik, multiplekser, demultiplekser, primerjalnik, seštevalnik, aritmetično logična enota in množilnik)
Programirljiva odločitvena vezja(gradniki in realizacija logičnih funkcij s programabilnimi vezji)
Sinhronska vezja : Zatiči in pomnilne celice
Predstavitev karakterističnih enačb in diagramov prehajanja stanj)
Analiza, opis in načrtovanje sinhronskih sekvenčnih vezij (števec, register)
Avtomati končnih stanj,
Model sinhronskega avtomata (Mealy, Moore)
Predmet učimo na programih
Aplikativna elektrotehnika 1. stopnja
Cilji in kompetence
Cilj predmeta je študentu predstaviti moderne postopke pri načrtovanju digitalnih vezij z uporabo programirljivih elementov (FPGA, CPLD), ki se nadalje uporabljajo pri snovanju kompleksnejših digitalnih sistemov. Prvi del predmeta vključuje segment analize in strukture kombinacijskih vezij, medtem ko se drugi del predmeta osredotoča na analizo, opisu in načrtovanju sinhronskih vezij (števci, registri) ter avtomatov končnih stanj. Predmet daje teoretične in praktične osnove pri načrtovanju in uporabi digitalnih sistemov z uporabo modernih orodij za sintezo vezij (VHDL).
Metode poučevanja in učenja
Na predavanjih so tako praktične kot tudi teoretično predstavljene osnove obravnavanih poglavij skupaj s prikazom rešitev enostavnih praktičnih primerov. Študentom je na voljo študijski material s podrobno vsebino.
Praktično delo poteka v okviru laboratorijskih vaj, ki se tesno prepletajo z obravnavano tematiko, v katerih se študentje postopoma seznanjajo z obravnavano programirljivo digitalno komponento (FPGA, CPLD) in pripadajočim inštrumentarijem.
Predvideni študijski rezultati
Po uspešno opravljenem modulu naj bi bili študenti zmožni:
– Poenostaviti in realizirati logične funkcije različnih oblik (dvonivojske, normalne …), pri čemer razumejo podobnosti/razlike med klasičnim in HDL pristopom k načrtovanju digitalnih vezij
– analizirati in strukturirati odločitvena vezja z uporabo elementov (kodirnik, dekodirnik, multiplekser, demultiplekser, primerjalnik)
– Sintetizirati aritmetična vezja (seštevalnik/odštevalnik, primerjalnik, CLA /RC seštevalnik, aritmetično logična enota in matrični množilnik),
– Poznavanje razlik med zatiči in pomnilnimi celicami in razumevanje časovnih omejitev pri načrtovanju digitalnih vezij.
– Realizirati shranjevalni/pomikalni/univerzalni register ter izvesti različne vezave za izvedbo pomnilnika FIFO ter LIFO,
– Realizirati sinhroni/asinhroni dvojiški/BCD števec ter izvesti različne vezave modulov štetja
– Načrtati diagram prehajanja stanj Mooreovega oz. Mealyevega avtomata končnih stanj, izvesti klasično sintezo avtomata z uporabo spominskih celic določenega tipa.
– Sintetizirati avtomat končnih stanj v HDL, simulirati njegovo delovanje in implementirati v obravnavano programirljivo digitalno komponento (FPGA/CPLD).
Temeljni viri in literatura
- Brown, Stephen D. Vranesic, Zvonko G. "Fundamentals of digital logic with VHDL design", 2005 McGraw-Hill, ISBN 007-246085-7
- Katz, Randy H., Borriello, Gaetano "Contemporary logic design", 2005,
Upper Saddle River: Pearson Prentice Hall, ISBN 0-201-30857-6 - Mano, M. Morris, Kime, Charles R. "Logic and computer design fundamentals", 2008 Upper Saddle River : Pearson Prentice Hall, ISBN 978-0-13-206711-9
- Wakerly, John F. "Digital design : principles and practices",2006, Upper Saddle River : Pearson/Prentice Hall, ISBN 0-13-186389-4
- Domača stran predmeta / Course homepage: http://rds.fe.uni-lj.si/