Modul D: Preizkušanje elektronskih vezij

Opis predmeta

UVOD:

Pomen in vloga testiranja, testiranje digitalnih, analognih in mešanih vezij, vpliv tehnologije izdelave vezij VLSI na testiranje.

TESTNI POSTOPKI ZA VEZJA VLSI IN TESTNA OPREMA:

Kako testiramo integrirana vezja? Vrste testiranja. Oprema za avtomtasko testiranje.

EKONOMIJA TESTIRANJA IN KAKOVOST VEZIJ:

Gospodarski vidik testiranja, strošek testiranja, izplen, delež napak, ocena deleža napak.

MODELIRANJE NAPAK:

Vrste napak, funkcijsko in strukturno testiranje, model enojnih in večkratnih napak,

modeliranje stika med povezavami.

LOGIČNA SIMULACIJA IN SIMULACIJA NAPAK:

Modeliranje vezij za logično simulacijo na različnih stopnjah, algoritmi za logično simulacijo, algoritmi za simulacijo napak.

AVTOMATSKA GENERACIJA TESTNIH VEKTORJEV:

Definicija generacije testnih vektorjev, identifikacija redundantnih napak, sistemi za avtomatsko generacijo testnih vektorjev, testiranje sinhronih in asinhronih sekvenčnih vezij.

TESTIRANJE POMNILNIŠKIH VEZIJ:

Analiza možnih napak, metode testiranja pomnilniških vezij.

TESTIRANJE ANALOGNIH IN MEŠANIH VEZIJ:

Funkcijsko DSP-testiranje, metode testiranja ADC in DAC gradnikov, modelno testiranje.

TESTIRANJE ZAKASNITEV:

Problem testiranja zakasnitev, pristopi k testiranju in ugotavljanju zakasnitev v vezjih.

TEST IDDQ:

Princip testiranja IDDQ in pregled metod, učinkovitost in omejitve testiranja IDDQ.

NAČRTOVANJE TESTIRANJA:

Metode in pravila za načrtovanja vezij z upoštevanjem testiranja, delni-scan načrt vezja, izvedbe scan-vezij.

VGRAJENI TESTI:

Stroški vgrajenega testa, generiranje testnih vektorjev za vgrajeni test, vstavljanje testnih točk, vgrajeno testiranje pomniških vezij.

STANDARD ZA OBROBNO TESTIRANJE:

Namen standarda, konfiguracija vezja za obrobno testiranje po standardu IEEE 1149.1 (JTAG), vodilo ATP (Analog Test Bus), ciljne napake v analognih vezjih, obrobno testiranje analognih vezij.

TESTIRANJE SISTEMOV

Sistemsko testiranje, funkcijsko in diagnostično testiranje (slovar napak, diagnostično drevo, primer sistemskega testa mikroprocesorja), testna arhitektura za sisteme v čipu.

Predmet učimo na programih

Elektrotehnika 2. stopnja

Cilji in kompetence

osvojiti znanje o možnih vzrokih napak v elektronskih vezjih, njihovem odkrivanju in diagnozi,
seznanitev z modeliranjem napak pri zasnovi in izdelavi vezja,
poznavanje algoritmov za simulacijo napak in avtomatsko generacijo testnih vzorcev,

poznavanje algoritmov in metod za odkrivanje zakasnitev,
obvladovanje tehnik za načrtovanje vezij z upoštevanjem testiranja,
praktični pristopi k načrtovanju in testiranju elektronskih vezij.

Metode poučevanja in učenja

predavanja (prosojnice v kombinaciji s tablo),
laboratorijske vaje (praktično delo z ugotavljanjem napak in diagnozo napak v digitalnih analognih in mešanih integriranih vezjih.

Predvideni študijski rezultati

Po uspešno opravljenem predmetu naj bi bili študenti zmožni:

razumeti pomen testiranja pri načrtovanju in izdelavi elektronskih vezij,
izbrati primerno metodo za testiranje elektronskega vezja,
testirati delovanje vezja,
diagnosticirati morebitne napake,
snovati vezje z upoštevanje testiranja.

Temeljni viri in literatura

1. GIZOPOULOS, Dimitris (Ed.). Advances in Electronic Testing: Challenges and Methodologies, Springer, 2006.

2. WUNDERLICH, Hans-Joachim. Models in Hardware Testing, Springer Verlag, 2010.

3. BUSHNELL, Michael, AGRAWAL, Wishwani. Essentials of Electronic Testing for Digital, Memory and Mixed Signal VLSI Circuits, Springer Publishing Company, 2013.

4. NAVABI, Zainalabedi. Digital System Test and Testable Design: Using HDL Models and Architectures, Springer, 2011.