Modul D: Preizkušanje elektronskih vezij

Uvod: Pomen in vloga testiranja, testiranje digitalnih, analognih in mešanih vezij, vpliv  tehnologije izdelave vezij VLSI na testiranje. 

 Testni postopki za vezja vlsi in testna oprema: Kako testiramo integrirana vezja? Vrste testiranja. Oprema za avtomtasko testiranje. 

Ekonomija testiranja in kakovost vezij: Gospodarski vidik testiranja, strošek testiranja, izplen, delež napak, ocena deleža napak. 

Modeliranje napak: Vrste napak, funkcijsko in strukturno testiranje, model enojnih in večkratnih napak, Modeliranje stika med povezavami.   

Logična simulacija in simulacija napak: Modeliranje vezij za logično simulacijo na različnih stopnjah, algoritmi za logično simulacijo, algoritmi za simulacijo napak. 

Avtomatska generacija testnih vektorjev: Definicija generacije testnih vektorjev, identifikacija redundantnih napak, sistemi za avtomatsko generacijo testnih vektorjev, testiranje sinhronih in asinhronih sekvenčnih vezij. 

Testiranje pomnilniških vezij: Analiza možnih napak, metode testiranja pomnilniških vezij. 

Testiranje analognih in mešanih vezij: Funkcijsko dsp-testiranje, metode testiranja ADC in DAC gradnikov, modelno testiranje. 

Testiranje zakasnitev: Problem testiranja zakasnitev, pristopi k testiranju in ugotavljanju zakasnitev v vezjih. 

Test iddq: Princip testiranja IDDQ in pregled metod, učinkovitost in omejitve testiranja IDDQ. 

Načrtovanje testiranja: Metode in pravila za načrtovanja vezij z upoštevanjem testiranja, delni-scan načrt vezja, izvedbe scan-vezij. 

Vgrajeni testi: Stroški vgrajenega testa, generiranje testnih vektorjev za vgrajeni test, vstavljanje testnih točk, vgrajeno testiranje pomniških vezij. 

Standard za obrobno testiranje: Namen standarda, konfiguracija vezja za obrobno testiranje po standardu IEEE 1149.1 (JTAG), vodilo ATP (analog test bus), ciljne napake v analognih vezjih, obrobno testiranje analognih vezij.  

Testiranje sistemov: Sistemsko testiranje, funkcijsko in diagnostično testiranje (slovar napak, diagnostično drevo, primer sistemskega testa mikroprocesorja), testna arhitektura za sisteme v čipu.

• Usvojiti znanje o možnih vzrokih napak  v elektronskih vezjih, njihovem odkrivanju in diagnozi,
• seznanitev z modeliranjem napak pri zasnovi in izdelavi vezja,
• poznavanje algoritmov za simulacijo napak in avtomatsko generacijo testnih vzorcev,

• poznavanje algoritmov in metod za odkrivanje zakasnitev,
• obvladovanje tehnik za načrtovanje vezij z upoštevanjem testiranja,
• praktični pristopi k načrtovanju in testiranju elektronskih vezij.

Predavanja (prosojnice v kombinaciji s tablo), laboratorijske vaje (praktično delo z ugotavljanjem napak in diagnozo napak v digitalnih analognih in mešanih integriranih vezjih.